期末機上考

module top;

wire A, B, C, D, A1, B1, C1, D1, OUT, OUT1, OUT2, OUT3, OUT4, OUT5, OUT6, OUT7, Q1, Q2, Q3, Q4, F;
system_clock #800 clock1(A);
system_clock #400 clock2(B);
system_clock #200 clock3(C);
system_clock #100 clock4(D);


nand a1(A1, A, A);
nand b1(B1, B, B);
nand c1(C1, C, C);
nand d1(D1, D, D);
nand a2(OUT,A1,B,C1,D);
nand a3(OUT1,OUT,OUT);
nand a4(OUT2,A1,C,D1);
nand a5(OUT3,OUT2,OUT2);
nand a6(OUT4,A,B,C);
nand a7(OUT5,OUT4,OUT4);
nand a8(OUT6,A,B1,D);
nand a9(OUT7,OUT6,OUT6);
nand a10(Q1,OUT1,OUT1);
nand a11(Q2,OUT3,OUT3);
nand a12(Q3,OUT5,OUT5);
nand a13(Q4,OUT7,OUT7);
nand a14(F,Q1,Q2,Q3,Q4);
endmodule

module system_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;

initial clk=0;

always
 begin
#(PERIOD/2) clk=~clk;
 end

always@(posedge clk)
 if($time>1000)$stop;

endmodule

nor

module top;

wire A, B, C, D, F;
system_clock #800 clock1(A);
system_clock #400 clock2(B);
system_clock #200 clock1(C);
system_clock #100 clock2(D);


nor a1(A1,A,A);
nor a2(B1,B,B);
nor a3(C1,C,C);
nor a4(D1,D,D);
nor a5(A2,A,A);
nor a6(C2,C1,C1);
nor a7(D2,D1,D1);
nor a8(F4,A2,C2,D2);
nor a9(A3,A1,A1);
nor a10(B3,B1,B1);
nor a11(D3,D,D);
nor a12(F2,A3,B3,D3);
nor a13(B4,B,B);
nor a14(C4,C1,C1);
nor a15(D4,D1,D1);
nor a16(F3,B4,C4,D4);
nor a17(C5,C,C);
nor a18(D5,D,D);
nor a19(F1,C5,D5);
nor a20(F5,F1,F2,F3,F4);
nor a21(F,F5,F5);



endmodule

module system_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;

initial clk=0;

always
 begin
#(PERIOD/2) clk=~clk;
 end

always@(posedge clk)
 if($time>1000)$stop;

endmodule

12/2 上機考 and

module top;

wire A, A0, B, B0, C, C0, D, D0, OUT, OUT1, OUT2, OUT3, OUT4;
system_clock #800 clock1(A);
system_clock #400 clock2(B);
system_clock #200 clock3(C);
system_clock #100 clock4(D);

not a1(A0, A);
not b1(B0, B);
not c1(C0, C);
not d1(D0, D);

and f1(OUT,A,C0,D0);
and f2(OUT1,A0,B0,D);
and f3(OUT2,B,C0,D0);
and f4(OUT3,C,D);
or  f5(OUT4,OUT,OUT1,OUT2,OUT3);

endmodule

module system_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;

initial clk=0;

always
 begin
#(PERIOD/2) clk=~clk;
 end

always@(posedge clk)
 if($time>1000)$stop;

endmodule

12/2 上機考 nand

module top;

wire A, B, C, D, A1, B1, C1, D1, OUT, OUT1, OUT2, OUT3, OUT4, OUT5, OUT6, OUT7, Q1, Q2, Q3, Q4, F;
system_clock #800 clock1(A);
system_clock #400 clock2(B);
system_clock #200 clock3(C);
system_clock #100 clock4(D);


nand a1(A1, A, A);
nand b1(B1, B, B);
nand c1(C1, C, C);
nand d1(D1, D, D);
nand f1(OUT, A, C1, D1);
nand f2(OUT1, OUT, OUT);
nand f3(OUT2, A1, B1, D);
nand f4(OUT3, OUT2, OUT2);
nand f5(OUT4, B, C1, D1);
nand f6(OUT5, OUT4, OUT4);
nand f7(OUT6, C, D);
nand f8(OUT7, OUT6, OUT6);
nand f9(Q1, OUT1, OUT1);
nand f10(Q2, OUT3, OUT3);
nand f11(Q3, OUT5, OUT5);
nand f12(Q4, OUT7, OUT7);
nand f13(F,Q1,Q2,Q3,Q4);
endmodule

module system_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;

initial clk=0;

always
 begin
#(PERIOD/2) clk=~clk;
 end

always@(posedge clk)
 if($time>1000)$stop;

endmodule

三位元全加法器 行為

module fulladder (sum, c_out, a, b, c_in);
wire s1, c1, c2;
output sum;
output c_out;
input a, b, c_in;

assign{c_out,sum}=a+b+c_in;
endmodule

module adder3(sum, c_out, a, b, c_in);
wire [2:0] c;
output [2:0] sum;
output c_out;
input [2:0] a;
input [2:0] b;
input c_in;
fulladder fa1(sum[0], c[1], a[0], b[0], c_in) ;
fulladder fa2(sum[1], c[2], a[1], b[1], c[1]) ;
fulladder fa3(sum[2], c_out, a[2], b[2], c[2]) ;


endmodule

module main;
reg [2:0] a;
reg [2:0] b;
wire [2:0] sum;
wire c_out;

adder3 DUT (sum, c_out, a, b, 1'b0);

initial
begin
  a = 4'b0101;
  b = 4'b0000;
end

always #50 begin
  b=b+1;
  $monitor("%dns monitor: a=%d b=%d sum=%d", $stime, a, b, sum);
end

initial #2000 $finish;

endmodule

三位元全加法器 結構

module fulladder (sum, c_out, a, b, c_in);
wire s1, c1, c2;
output sum;
output c_out;
input a, b, c_in;
xor g1(s1, a, b);
xor g2(sum, s1, c_in);
and g3(c1, a,b);
and g4(c2, s1, c_in) ;
xor g5(c_out, c2, c1) ;

endmodule

module adder3(sum, c_out, a, b, c_in);
wire [2:0] c;
output [2:0] sum;
output c_out;
input [2:0] a;
input [2:0] b;
input c_in;
fulladder fa1(sum[0], c[1], a[0], b[0], c_in) ;
fulladder fa2(sum[1], c[2], a[1], b[1], c[1]) ;
fulladder fa3(sum[2], c_out, a[2], b[2], c[2]) ;


endmodule

module main;
reg [2:0] a;
reg [2:0] b;
wire [2:0] sum;
wire c_out;

adder3 DUT (sum, c_out, a, b, 1'b0);

initial
begin
  a = 4'b0101;
  b = 4'b0000;
end

always #50 begin
  b=b+1;
  $monitor("%dns monitor: a=%d b=%d sum=%d", $stime, a, b, sum);
end

initial #2000 $finish;

endmodule

11/18 ADDER1

module top;
system_clock #400 clock1(C);
system_clock #200 clock2(A);
system_clock #100 clock3(B);

adder1 m1(A, B, C, Cout, Sum);

endmodule

module adder1(A, B, C,Cout,Sum);
output Cout, Sum;
input A, B, C;
not I1(Anot,A);
not I2(Bnot,B);
not I3(Cnot,C);

and I4(S1,A,B);
and I5(S2,B,C);
and I6(S3,A,C);
and I7(S4,A,B,C);
and I8(S5,A,Bnot,Cnot);
and I9(S6,Anot,B,Cnot);
and I10(S7,Anot,Bnot,C);

or I11(Cout,S1,S2,S3);
or I12(Sum,S4,S5,S6,S7);

endmodule

一位元全加法器

module test_adder1;

 reg a,b;
 reg carry_in ;
 wire sum;
 wire carry_out;

 adder1_behavorial A1(carry_out, sum, a, b, carry_in);

 initial
  begin

    carry_in = 0; a = 0; b = 0;
    # 100 if ( carry_out != 0 | sum !== 0)
                $display(" 0+0+0=00 sum is WRONG!");
              else
                $display(" 0+0+0=00 sum is RIGHT!");
   
    carry_in = 0; a = 0; b = 1;
    # 100 if ( carry_out != 0 | sum !== 1)
                $display(" 0+0+1=01 sum is WRONG!");
              else
                $display(" 0+0+1=01 sum is RIGHT!");
   
    carry_in = 0; a = 1; b = 0;
    # 100 if ( carry_out != 0 | sum !== 1)
                $display(" 0+1+0=01 sum is WRONG!");
              else
                $display(" 0+1+0=01 sum is RIGHT!");
    carry_in = 0; a = 1; b = 1;
    # 100 if ( carry_out != 1 | sum !== 0)
                $display(" 0+1+1=10 sum is WRONG!");
              else
                $display(" 0+1+1=10 sum is RIGHT!");
    carry_in = 1; a = 0; b = 0;
    # 100 if ( carry_out != 0 | sum !== 1)
                $display(" 1+0+0=01 sum is WRONG!");
              else
                $display(" 1+0+0=01 sum is RIGHT!");
    carry_in = 1; a = 0; b = 1;
    # 100 if ( carry_out != 1 | sum !== 0)
                $display(" 1+0+1=10 sum is WRONG!");
              else
                $display(" 1+0+1=10 sum is RIGHT!");
    carry_in = 1; a = 1; b = 0;
    # 100 if ( carry_out != 1 | sum !== 0)
               $display(" 1+1+0=10 sum is WRONG!");
              else
               $display(" 1+1+0=10 sum is RIGHT!");
    carry_in = 1; a = 1; b = 1;
    # 100 if ( carry_out != 1 | sum !== 1)
               $display(" 1+1+1=11 sum is WRONG!");
              else
               $display(" 1+1+1=11 sum is RIGHT!");
    $finish;
  end
endmodule



module adder1_behavorial (carry_out, sum, a, b, carry_in);

11/4 二位元多工器

module top;
  integer ia,ib,is,ie,ig;
  reg  a,b,s,e,g;
  wire out,out1;

  mux_behavioral mux1(out,a,b,s);
  mux_behavioral mux2(out1,s,e,g);
  initial
    begin
      for (is=0; is<=1; is = is+1)
        begin
          s = is;
          for (ib=0; ib<=1; ib = ib + 1)
            begin
              b = ib;
              for (ia=0; ia<=1; ia = ia + 1)
               begin
                 a = ia;
                   for (ie=0; ie<=1; ie = ie + 1)
                     begin
                     e = ie;
                       for (ig=0; ig<=1; ig = ig + 1)
                           begin
                              g = ig;
                       #10 $display("s=%d b=%d a=%d   out=%d e=%d g=%d   out1=%d",s,b,a,e,g,out,out1);
               end
            end
        end
    end
    end
    end
endmodule
module mux_behavioral(OUT, A, B, SEL);
 output OUT;
 input A,B,SEL;
 wire  A,B,SEL;
 reg    OUT;


  always @(A or B or SEL)
   OUT = (A & SEL)|(B & ~SEL );
endmodule.

11/4 一位元多工器

module top;
  integer ia,ib,is;
  reg  a,b,s;
  wire out;

  mux_behavioral mux1(out,a,b,s);

  initial
    begin
      for (is=0; is<=1; is = is+1)
        begin
          s = is;
          for (ib=0; ib<=1; ib = ib + 1)
            begin
              b = ib;
              for (ia=0; ia<=1; ia = ia + 1)
               begin
                 a = ia;
                 #10 $display("s=%d b=%d a=%d   out=%d",s,b,a,out);
               end
            end
        end
    end
endmodule
module mux_behavioral(OUT, A, B, SEL);
 output OUT;
 input A,B,SEL;
 wire  A,B,SEL;
 reg    OUT;

  always @(A or B or SEL)
   OUT = (A & SEL)|(B & ~SEL );
endmodule

10/28實作2

module top;

wire [3:0] OUT, A, B;
wire SEL;

system_clock #25600 clock1(A[0]);
system_clock #12800 clock2(A[1]);
system_clock #6400 clock3(A[2]);
system_clock #3200 clock4(A[3]);
system_clock #1600 clock5(SEL);
system_clock #800 clock6(B[0]);
system_clock #400 clock5(B[1]);
system_clock #200 clock6(B[2]);
system_clock #100 clock7(B[3]);

mux M32(OUT[3:2], A[3:2], B[3:2],SEL);
mux M10(OUT[1:0], A[1:0], B[1:0], SEL);
endmodule

module mux2(OUT, A, B, SEL);
output [1:0] OUT;
input [1:0] A,B;
input SEL;
mux hi (OUT[1], A[1], B[1], SEL);
mux lo (OUT[0], A[0], B[0], SEL);
endmodule



module mux(OUT, A, B, SEL);

output OUT;

input A,B,SEL;

not I5 (sel_n, SEL) ;

and I6 (sel_a, A, SEL);

and I7 (sel_b, sel_n, B);

or I4 (OUT, sel_a, sel_b);

endmodule

10/28實作

module top;

wire SEL;

wire [2:0] A,B,OUT;

system_clock #800 clock1(A[2]);

system_clock #3200 clock2(A[1]);

system_clock #1600 clock3(A[0]);

system_clock #6400 clock4(SEL);

system_clock #400 clock5(B[2]);

system_clock #200 clock6(B[1]);

system_clock #100 clock7(B[0]);

mux M2(OUT[2], A[2], B[2], SEL);

mux2 M1(OUT[1:0], A[1:0], B[1:0], SEL);

endmodule

module mux(OUT, A, B, SEL);

output OUT;

input A,B,SEL;

not I5 (sel_n, SEL) ;

and I6 (sel_a, A, SEL);

and I7 (sel_b, sel_n, B);

or I4 (OUT, sel_a, sel_b);

endmodule

module mux2(OUT, A, B, SEL);

output [1:0] OUT;

input [1:0] A,B;

input SEL;

mux hi (OUT[1], A[1], B[1], SEL);

mux lo (OUT[0], A[0], B[0], SEL);

endmodule

module system_clock(clk);

parameter PERIOD=100;

output clk;

reg clk;

initial clk=0;

always

 begin

#(PERIOD/2) clk=~clk;

 end

always@(posedge clk)

 if($time>6400)$stop;

endmodule

10/21實作

module top;


wire  OUT1, OUT2, OUT3, OUT4, OUT5, OUT6, OUT7, OUT8, OUT9, A0, A1, A2, B0, B1,B2, SEL;
system_clock #100 clock1(SEL);

system_clock #200 clock2(A0);

system_clock #400 clock3(A1);

system_clock #800 clock4(A2);

system_clock #1600 clock5(B0);

system_clock #3200 clock6(B1);

system_clock #6400 clock7(B2);

not q1(NSEL, SEL);
and q2(OUT1, A1, SEL);
and q3(OUT2, B1, NSEL);
or  q4(OUT3, OUT1, OUT2);

and q5(OUT4, A0, SEL);
and q6(OUT5, A2, SEL);
or  q7(OUT6, OUT4, OUT5);

and q8(OUT7, B0, NSEL);
and q9(OUT8, B2, NSEL);
or  q10(OUT9, OUT7, OUT8);

endmodule

module system_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;

initial clk=0;

always
 begin
#(PERIOD/2) clk=~clk;
 end

always@(posedge clk)
 if($time>6400)$stop;

10/14實作-2

10/14 實作-1

10/7實作

10/7 實作

9/30實作2

9/30實作

ARM 與 x86 核心二合一

ARM 與 x86 核心二合一，AMD 公布 Project SkyBridge 處理器 Roadmap

轉自:http://technews.tw/2014/05/06/amd-arm-project-skybridge-roadmap/

AMD 更新其 ARM Based SoC roadmap，同時確認 2015 年的 Project SkyBridge 家族。在 2014 年，AMD 確定在 Server 端推出 ARM Cortex-A57 架構的「Seattle」28nm 製程 8 核心 SoC 產品，目前時間點將不會有任何變化。

在台灣時間 6 日凌晨，AMD 更新了 ARM based SoC 的 roadmap，其中，也就是在 2015 年，AMD 將會在推出 20nm 製程的 ARM Cortex-A57 架構 SoC，它將結合 AMD Radeon 的 GCN 架構 GPU 在內。此外，這款 ARM based SoC 的 PIN 將能與 AMD 下世代的 x86 架構 SoC 相容，同時「Project SkyBridge」將會是 AMD 首款支援 Android 系統的平台。

比較讓人驚豔的部分可能是，AMD 是如何讓 ARM 與 x86 架構 SoC 在 PIN 部分達到相容，當然可以想像，目前市場可能不會放在 Server，而是在 embedded 以及消費端兩個市場。

AMD 簡報中提到，市場對 x86 架構的需求降低，不過在 ARM based 的 SoC 部分卻有著非常顯著的提升，在擁有 x86 以及 ARM 兩款架構的情況下，對公司未來的業務將會有相當有一定的幫助。

除了 2015 年的「Project SkyBridge」外，AMD 對 2016 年也提出了相對應的產品。

2016 年的 AMD 除了將推出全新的 x86 架構處理器外，在 ARM 部分也將會發表首款客製化的 64 bit ARMv8 CPU，其代號將會為「K12」。

「K12」細節目前尚未確認，因此究竟維持在 20nm，仰或是推進到 16nm，甚至是 14nm FinFet 都沒有任何定案，只是應用方面卻是相當肯定的，這包含了 Server、embedded 以及半客製化市場（semi-custom），至於智慧型手機部分依舊不是 AMD 鎖定的目標市場。

AMD 同時也釋出類似早前 Mantle 的核心圖，圖中可以稍微了解到這家公司未來主要在建立 IP，核心會是 Radeon GPU、x86 架構以及 ARM based CPU。

在核心之上，將會有各種不同附加 IP 來支援，而最外面則是實際應用，包含了 Windows、Linux 以及 Android 作業系統，同時 DirectX、OpenGL、OpenCL 以及 Mantle 等都會納入支援中。

verilog-1

IC佈局設計能力鑑定

■ 考試費用：學科筆試與術科實作合報2000元（推廣期間業界人士八折優惠，學生六折優惠，團體報名另有優惠）

■ 證照重要性與舉辦目的：

    (1)瞭解IC佈局上的專業知識與熟悉使用相關的技巧，以具備獨立完成完整IC佈局及驗證之基本能力為主要目的。

    (2)提供各類IC佈局課程最終的學習成效評量。

    (3)提供升學、求職、就業升遷之專業能力依據。

 

■ 報考資格：

    (1)大專以上在學學生

    (2)業界人士（已經或想要從事設計相關產業之工程師）

 

■ 測驗內容：(詳細內容依簡章公告為主)

科目	鑑定內容
學科筆試	1. VLSI Fundamental  2. Layout Skill  3. Verification  4. Unix/Linux Fundamental
術科實作	佈局題：考生需在考試時間內全數完成以下四項條件即為通過；若有一項以上(或多項)未達成標準則為不通過。 佈局題評分四項條件為：  (1) 佈局面積：符合題目所要求之面積條件  (2) 佈局長寬比：符合題目所規範之長寬比?條件  (3) DRC 驗證完成且完全無誤  (4) LVS 驗證完成且完全無誤 除錯題：考生需在考試時間內，按題目之描述將已知的佈局檔匯入，並將各題佈局檔的 DRC、LVS 錯誤找出進行修正，最後完成驗證，再分別匯出 DRC、LVS 正確無誤之佈局檔與相關驗證結果。除錯題以解決原始題目的 DRC、LVS 錯誤為主，若考生因解決題目錯誤而額外產生其他 DRC 或 LVS 錯誤，將按照額外產生的錯誤數量進行扣分(每多一個額外錯誤扣 1 分)，僅扣至該題 0 分為止。

 

■ 術科實作題使用之EDA Tool列表如下：

製程資料(Technology)	CIC Virtual 0.18um CMOS Technology
佈局編輯軟體(Layout Editor)	Cadence - Virtuoso Synopsys – Laker
DRC驗證軟體(DRC Verification)	Mentor Graphics – Calibre DRC
LVS驗證軟體(LVS Verification)	Mentor Graphics – Calibre LVS

 

■ 測驗題型：

測驗項目	學科筆試	術科實作
題數	50	3
作答時間	80分鐘	270分鐘
測驗內容	選擇 50 題	佈局題 1 題，除錯題 2 題

 

■ 術科實作考試注意事項：

1. 製程資料(CIC Virtual 0.18um CMOS Technology)，不提供PDK Library, P-cell, M-cell,等功能，所有元件(device)，包含電晶體、電阻、電容等均需自行繪製。

2. 術科考試時，需自行於Terminal 視窗以指令方式開啟佈局軟體。

3. 術科佈局題考試時，考生最後須將佈局(Layout)匯出(Stream-out)成為GDS 檔案。

4. 術科除錯題考試時，考生需將考題之GDS 檔案，匯入(Stream-in)佈局軟體內。

5. 佈局題考試時，考題不僅限於繪製電晶體元件，可能包含製程資料(CIC Virtual 0.18umCMOS Technology)所提供之電容、各類電阻等元件，請於考前自行練習相關元件佈局繪製方式。

 

■ 合格標準：

筆試成績需達 80 分以上，術科成績需達 70 分以上，可取得授證資格。

■ 實作成績分佈說明：

AMD LiquidVR™ 技術

​​AMD 公司創新的虛擬實境 (Virtual Reality) 技術已經臻於成熟，無論是模擬、遊戲、娛樂、教育、社交媒體、旅遊與醫療，還是房仲、電子商務等應用，AMD 的技術都可為這些的虛擬實境應用程式帶來更好的內容、舒適感與相容性，將實境效果帶入全新的境界。

​AMD LiquidVR™ 技術簡介

LiquidVR™ 是一項由 AMD 開發的專門計畫，藉此建立並維持所謂的「實境」(presence) 效果，儘可能製作令人感到最舒適且最寫實的虛擬實境。虛擬實境是指一種沉浸式意識的狀態，在此狀態中，虛擬世界中的所有狀況、物體或人物都看似「真實」。通過產業鏈中關鍵技術合作夥伴的密切合作，LiquidVR™ 使用 AMD 的 GPU 軟、硬體子系統解決在產生實境效果時所遇到的問題及困難，其一便是減少移動時間延遲 (motion-to-photon latency) 至 10 毫秒以內。對於解決常見的不適感，如動暈症，這方面的改善是相當關鍵的。人在虛擬世界轉頭時，會發生動暈症，若要顯示新的透視圖 (perspective)，即使慢了幾個毫秒也是太長了。

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在 Smithsonian 的 VR 精細逼真地重現航空史中和萊特兄弟一起飛行

進一步瞭解

 

低延遲頭部追蹤，可增加使用者的舒適感

當你轉頭且場景太慢更新的話，你可能感到頭暈，此即動暈症。這是因為新的透視圖太慢顯示給眼睛，一般稱此狀況為「移動時間延遲」。AMD 努力研發，保證你在使用我們的硬體時不會發生這種問題。AMD 正努力研發一套具體有效的工具，以提供給頭戴顯示器及內容開發人員使用，有助於將造成動暈症的移動時間延遲問題，減至最低。

支援可擴充式顯像 (scalable rendering) 以達更逼真的體驗

若要以更新率 (refresh rate) 高達 100 Hz 以上的頻率，進行即時、高解析度的立體近似照相真實感 (near-photorealistic) 影像顯像，即便是最強大的 GPU 及現今已有的 CPU，這都是一大挑戰。有了 LiquidVR™，AMD 技術的使用者可以使用目前市面上已有的解決方案，建立多重 GPU 與多重 CPU 系統。AMD 正提供強大的開發者介面，方便他們運用系統裡面所有 CPU 及 GPU 的工作效能優勢，以獲最大可能的虛擬實境體驗。

與眾多虛擬實境裝置相容

我們了解沒有一種裝置是可以適用各種狀況。我們估計，未來幾個月甚至幾年內，市面上將有眾多的虛擬裝置面市。這些裝置中，許多將是新產品，而且在面市初期，可能沒有內容及作業系統產業鏈業者的內部支援。我們期望 LiquidVR™ 將使端對端的安裝經驗儘量地簡化，特別是顯示器與 GPU 子系統這兩部份。

超強效能的 Project Quantum 將 PC 與 VR 體驗提升到新的境界

AMD 的 Project Quantum 運用獨特突破限制的方式，將功能強大的硬體整合在小巧體積中，而不影響散熱能力和音效效能，並採用 AMD LiquidVR™ 技術提供最佳的 VR 體驗。

立即觀賞​

 

採用 AMD Liquid VR™ 技術的 11 個理由

• 改變未來​
• 獲得 AMD 的卓越支援​
• 可在所有 GCN 產品上啟用​

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CIC 簡介

源起

　　積體電路(IC)為通訊、資訊及消費性電子等3C產業朝向數位化、體積微小化之關鍵性零組件。歷年國內來諸多會議中，均將「提昇國內晶片設計之研究水準，培育晶片系統設計人才」列為重大議題。行政院科技部依據第四次全國科學技術會議之結論，於民國八十一年五月起推動「晶片設計製作中心」（Chip Implementation Center）籌設專案計畫，八十二年一月於新竹科學工業園區成立中心籌備工作小組。八十六年七月有鑑於科技發展趨勢，更名為「國家晶片系統設計中心」。為強化南部高科技研發環境，特於九十一年九月於台南科學工業園區設立南區辦公室，以發展與新竹科學園區相輔相成之前瞻研究，建立高科技技術及產業發展聚落。九十二年元月起為配合國家科學委員會所屬國家實驗室法人化作業，改隸於「財團法人國家實驗研究院」繼續推動各項業務工作。

中心目標

　　本中心之設立宗旨為「培育積體電路晶片及系統設計人才、提昇積體電路晶片及系統設計技術」，期能強化我國積體電路晶片及系統設計能力。主要任務為：
（一） 建立積體電路晶片及系統設計環境。
（二） 提供積體電路晶片及系統設計雛型品之實作與測試服務。
（三） 推展積體電路晶片及系統設計之「產、學、研」合作研究，並將學術界之研究成果落實推廣至產業界。
（四） 推動國內外積體電路晶片及系統設計相關技術之合作與交流。

晶片及系統設計

　　為了搭配學術研究需要以及產業未來發展，本中心引進多項產業界廣泛使用的晶片與系統設計的電腦輔助設計軟體，以及多項矽智財(IP)資料庫，免費提供學校申請使用，並分別針對前段設計、實體設計、快速雛形設計、系統技術設計、嵌入式軟體設計等的設計需求，整合設計軟體、規劃並建立完整的晶片及系統設計流程與環境，藉以提昇晶片及系統設計的效率，並且提供設計者於設計時所需的技術支援、訓練課程、快速雛形驗證環境與設計環境之維護等服務，包含了設計資料庫之整合、設計環境技術資料檔的建立、設計軟體之使用流程規劃與管理、軟體安裝更新與使用諮詢、 設計軟體與設計流程之訓練、伺服器之管理維護諮詢、快速雛形驗證設備之提供與技術支援、單晶片系統(System on a Chip)的整合設計環境、矽智財模組的規範與建立、軟硬體共同設計環境、驗證平台之建立、以及設計範例之提供等多項設計技術支援。

晶片製作及測試

　　為達資源共享及有效節約成本，本中心自八十二年開始以「多計劃晶片」(Multi-Project Chip, MPC)方式，整合不同設計案於同一套光罩，並委由國內外晶圓廠製作後，依不同設計切割封裝，以提昇國內雛形品實作能力。為配合我國IC產業發展需求及培育晶片設計實作人才，本中心依年度規劃各類成熟及先進製程，建構製程相關之實作環境，進行相關軟體環境及元件庫驗證並提供下線諮詢服務，以協助教育性、前瞻性雛形品製作。因此，數位、類比或射頻晶片設計者皆可選擇適當之CMOS、BiCMOS或化合物半導體製程，以滿足各類晶片之設計需求。未來將進一步結合國外相關機構，推展國際性業務。 在晶片測試方面，為協助晶片雛形品驗證工作及降低測試設備重複投資，本中心設置有晶片測試實驗室，提供數位晶片、混合訊號及射頻晶片量測系統。目前擁有安捷倫(Agilent)93000測試系統供數位及混合信號晶片測試，以及MEMS測試環境: optical profiler, MEMS motion analyzer等。針對射頻電路設計，中心亦陸續建構高頻參數量測、射頻模型粹取、功率及雜訊量測及通訊晶片量測等系統，以提供元件至系統晶片之驗證。量測實驗室亦提供電路板雕刻機、打線機等後段製作服務。

教育訓練及推廣

　　為培訓晶片及系統設計人才，中心每年利用寒暑假期針對各種不同設計方式對學術界分別開設Full Custom IC design、Cell-Based IC design、FPGA design、RF/MM design、CMOS MEMS、IC Testing、SoC design及 Embedded Software開發等訓練課程。除學術界訓練課程之外，亦開設E-Learning訓練課程，以減低人才培訓的成本，縮短學習曲線。另外也邀請國內外專家學者開設進階的訓練課程及研討會。此外中心定期出版相關刊物，供學術界與業界參考。為使各種資訊交流更為便利有效，本中心設有網站（http://www.cic.org.tw） 以提供技術諮詢與交流、晶片設計軟體申請與下載、 晶片製作申請與製程資料下載、儀器設備預約、上課報名… 等各類服務。另外也出版Enews、年報、各種訓練教材、晶片設計成果論文集、研討會論文集等出版品供各界參考使用。

未來展望

　　過去幾年來「國家晶片系統設計中心」的工作重點在於協助學術界建立晶片及系統的設計與實作環境並提昇設計技術，主要偏重在基礎的技術開發與服務。未來除持續培育晶片系統設計優質人才與提昇晶片系統設計前瞻技術外，亦將配合產業未來發展需求，與各界合作研發晶片及系統設計相關的前瞻技術，使「國家晶片系統設計中心」成為「學術界研究、產業界發展的重要資源及具國際地位的技術研發機構」，達成世界級國家實驗室的願景，成為晶片系統設計研發與服務的重鎮。

MIPS與ARM

MIPS(Microprocessor without interlocked pipeline stages， 亦即不含 Interlock 機制的管線階層微處理器。) MIPS 也是一家具有悠久歷史的處理器研發商，同樣的，MIPS 架構處理器 也出現在許多日常生活中可見到的產品中，在遊樂器方面，過去的任天堂 64、 SONY Playstation 1、Playstation 2，以及新近的 PSP 等產品等是採用 MIPS 架構，而在一般手持式 Windows CE 產品中，也有採用 MIPS 架構，在網通產品方面，MIPS 處理器也被廣泛的應用在 CISCO 的路由器中。 以 MIPS 的架構來說，其發展的歷史比起 ARM 要來得悠久，設計上也有不少過 人之處，比如說從 32 位元處理到 64 位元運算的架構延展性，讓 MIPS 處理器可適用於於各種用途。

ARM 結構在課堂上已有詳細的描述，因此就不多提。ARM 主要是以指令集來區分而 V1~V3 奠定了基礎。 V1 架構是最原始的 ARM 指令集，僅具備有基本的資料處理指令，不包含乘法指令。 而在 V2 版中則是加入了乘法， 以及乘加指令，並且加入了輔助處 理器的操作指令，增加了快速中斷模式，以及對暫存記憶體的管理規則。到V3架構中則是將記憶體的， 定址空間大幅增加到 32 位元也就，是可以定址到 4GB 的記憶體容量， 而增加了 CPSR 以及 SPSR 暫存器， 可以保存程式狀態，並且加入了 MRS/MSR 兩個指令，藉以存取這兩 個暫存器。之後延續的系列皆以這些基 礎來做修改。雖然該公司本身並無晶圓廠，而純粹以 IP的形式出售處理器架構，由於定位正確，在短短的數年間取得了極大的市場地位，全世界絕大多數的手持式裝置都嵌入了ARM 的處理器技術。

架構比較
MIPS 最簡單的體系結構之一 ，體積小、耗能比低。 但 MIPS 有 "branch delay slot" 以及 "load delay slot"兩個明顯的缺點，MIPS使用編譯器来解决上面的兩個問題。因為MIPS 最初的設計思想是使用簡單的 RISC 及其他軟體技術，来達成 RISC的完整概念。

ARM’s Shifter shifter 是 ARM 中很重要的概念，他可以提高運算邏輯的速度，跟同樣功能的 adder/shift register 相比，效率更高，但是也 占用更多的芯片面積。